3纳米不是物理意义上的栅极宽度，而是“功能”意义上的厚度。
根据摩尔定律，芯片上的晶体管数量，每18个月就会增加一倍。
从10纳米开始，摩尔定律就被台积电和三星给带歪了。
台积电和三星是这样计算的。
从，从10纳米开始，只要同一大小的芯片的晶体管增加一倍，就等同摩尔定律的有效，就等同”栅极“物理厚度是缩小了一倍！
他们增加晶体管的数量，不再依靠栅极等物理厚度做得更小，而是搞3D。同样一块地，盖一层是100平方米，100个晶体管，盖10层就是10，000平方米，10，000个晶体管。按照台积电的解释，符合摩尔定律，所以物理意义上的栅极厚度变成了”等同栅极厚度“。
所以，出现了7纳米，3纳米，2纳米，1纳米芯片，但是所有的芯片的栅极物理宽度，都是他妈的22纳米的怪现象啊。

我觉得你有些理解错了。首先从device design和设计，还有工艺上看，你说的3D或者gate all around)是TSMC N2开始才搞的，不是N10开始的。我挺怀疑你是否看到过tsmc真的设计。如果你说的3D 是finfet,那你又错了，这东西真心不是3D，你可以自己查，tsmc 25nm就开始了。第二点我不确定你为什么说critical length是22nm，我不是做device test或者IC design的，是process，我从没听过你这个说法。第三点，我亲眼看到过tsmc和sec 的10nm一下roadmap，压根不是简单的“堆积木”，否则process这边为什么整体升级各种equipment还有工艺？不是你说的那种device size一样，而是确确实实小了。density提高,packing 更复杂,loading更challenging，简单说你那种童话般的描述压根就不是这两家公司先进制程目前的roadmap。最后我想告诉你，你没说错N3不是3nm，而是差不多6-10nm，一定意义上摩尔定律没有被延续，但是实际上摩尔定律从最开始也没有人说能永远正确，这就是很多不懂的人理解上的误区。接近monolayer时候各种材料都有tunneling effect, leaking, defects还有material deposition, etch, treatment都到头了。就是说很久之前大家都知道这东西到了几层atom的时候，摩尔定律必然就失效了

sb